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主题 : SDRAM控制设计
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楼主  发表于: 2009-06-24 14:36

SDRAM控制设计

管理提醒: 本帖被 云飞 从 测控前沿 移动到本区(2009-07-05)
SDRAM控制设计——了解SDRAM (1)
 

了解SDRAM的原理是设计SDRAM控制器的基础。如对SDRAM的操作命令,VHDL/Verlog测试代码的编写等。
1.    SDRAM的接口
  如下表所示,这是一个512MbSDRAM的硬件引脚描述。
引脚符号
类型
描述
CLK
输入
SDRAM的同步时钟,SDRAM所有的输入信号在clk的上升沿被采样。Clk也用于内部突发计数器和控制输出寄存器
CKE
输入
SDRAM时钟信号使能,高时钟使能。禁止时钟提供预充电掉电和自动刷新(所有bank空闲时)。CKE除了SDRAM进入掉电模式或者自动刷新模式后外,它是与时钟CLK同步的。
CS
输入
片选,低有效。
WE,CAS,RAS
输入
用于定义对SDRAM操作的命令。
DQML,DQMU
输入
输入/输出控制。当在写操作周期期间,采样到DQM为高时,输入数据将视为无效;而在读周期采样到DQM为高,则输出为高阻。DQML控制DQ[7..0],DQMU控制DQ[15..8]。
BA0,BA1
输入
bank地址输入。用于选择某一bank有效。
A[12..0]
输入
地址输入。 在ACTIVE命令期间采样行地址A[12..0],读/写命令期间采样列地址A[8..0],行列地址用于相应bank的存储器阵列的选择。A10在预充电命令期间采样,决定所有bank的预充电。地址输入页提供OP-MODE在LOAD MODE REJISTER命令期间。
DQ[15..0]
输入/出
数据输入/出
 
 
 

    一般SDRAM接口有:
Ø         时钟(CKECLK):因为SDRAM是同步的,所有的操作是以时钟为基础的。
Ø         选通信号(CS)、读写操作区分(WE)、行地址选通(RAS)、列地址选通(CAS):它们用于SDRAM内部的逻辑产生SDRAM的操作命令。
Ø         存储阵列块选择(BK0BK1):SDRAM的存储阵列分为几个大的块,叫做bank。它们用于选择哪一个bank
Ø         输入/输出控制(DQMLDQMH):用于控制数据的输入/输出,不需要输出需要控制时,需要让SDRAM的数据总线变为高阻态,以致不影响系统总线。
Ø           地址(A[12..0])、数据(DQ[15..0]):地址数据总线。
 

2. SDRAM操作命令
    通过CS、WE、CAS、RAS、DQM、A、DQ可以译码得到SDRAM的操作命令。如下表所示。
命令
产生该命令的条件
CS
RAS
CAS
WE
DQM
ADDR
DQ
COMMAND INHIBIT
H
X
X
X
X
X
X
NO OPERATION(NOP)
L
H
H
H
X
X
X
ACTIVE(选择bank和有效行)
L
L
H
H
X
BANK/行地址
X
READ(选择bank和列,开始读)
L
H
L
H
L
BANK/列地址
DATA
WRITE(选择bank和列,开始读)
L
H
L
L
L
BANK/列地址
DATA
BUSRT TERMINATE
L
H
H
L
X
X
 
ATUO REFRESH/SELF REFRESH
L
L
L
H
X
X
X
LOAD MODE REGISTER
L
L
L
L
X
模式配置
X

 

3. SDRAM初始化
在访问之前,SDRAM必须预先初始化。一旦VDDVDDQ同时上电和时钟CLK稳定后,在发送COMMAND INHIBIT或者NOP命令之前,SDRAM需要100us的延时。
       COMMAND INHIBIT或者NOP命令之后,将是一个PRECHARGE命令。所有的BANK被预充电,从而SDRAM的所有BANK进入空闲状态。
       一旦在空闲状态,2AUTO REFRESH周期必须被执行。在自动刷新周期完成后,SDRAM就准备好了模式编程。因为模式寄存器在上电时的状态是不确定的,在操作其他命令之前必须被编程。
 


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    沙发  发表于: 2009-06-24 14:37

    呵呵,
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    板凳  发表于: 2009-06-24 14:44

    回 1楼(fanny) 的帖子

    了解了一点。
    呵呵
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    地板  发表于: 2009-06-24 15:38

    (⊙v⊙)嗯
        (⊙v⊙)嗯
             (⊙v⊙)嗯